華鑫證券读完华为这篇论文我发现“韬定律”正在改写芯片竞争

5月25日，华为公布了一篇名为《A Time Scaling Theory for Multi-Layer Electronic Systems》的论文，这篇论文很快被外界和一个词连在一起：“韬定律”。事实上，这篇论文讲的是τ scaling，也就是time scaling，时间缩放。只不过“韬定律”这个说法更容易传播，也更容易让人记住。

但如果只把它理解成华为版的“新摩尔定律”，就有点简单了。因为这篇论文真正想讲的，是芯片竞争的规则正在变。

过去几十年，芯片行业有一套非常好懂的进步语言，那就是依靠制程工艺来判断芯片性能。7nm、5nm、3nm、2nm...数字越小，听起来就越先进。这个说法当然没错，但它也慢慢变成了一个过于单一的判断标准。

华为这篇论文提出的问题是：如果晶体管不能像过去那样继续轻松变小，计算还能怎么继续变快？

答案是，不只看空间，也要看时间。

τ scaling关心的不是晶体管还能缩到多小，而是从晶体管、电路、芯片、封装到数据中心，每一层能不能减少等待、传输、同步和计算的时间。说得更直白一点，芯片竞争以后不只是谁做得更小，也是谁能让整个系统更快完成任务。

摩尔定律的问题，不只是技术变难了

过去半导体行业的进步，长期依赖一件事，那就是把晶体管做得更小。晶体管缩小以后，单位面积能放下更多晶体管，信号路径更短，速度更快，能耗更低，成本也能往下降。这套摩尔定律，支撑了半导体行业几十年的增长。

但这条路现在越来越难走。尤其是在7nm之后，单纯几何缩小已经不再提供过去那种收益。先进制程的光刻、掩膜、设计规则越来越复杂，EUV设备折旧占据大量成本，领先节点的单颗芯片设计预算已经超过10亿美元。

更麻烦的是，先进节点的单位晶体管成本不再像过去那样稳定下降，有些情况下甚至开始往上走。此前每一代工艺演进，通常都能在相近成本下放进更多晶体管，并持续换来系统性能和能效提升，但现在这套逻辑正在失效。

对华为来说，这个问题更直接，因为先进制程和光刻工具受限，它不能简单地等下一代节点来解决问题，如果只沿着几纳米这条线看，华为天然处在被动。

所以这篇论文有意思的地方，是它换了一个问题。

以前大家问的是：晶体管还能缩小多少？

现在它问的是：在节点受限、成本上升、系统越来越复杂的情况下，计算还能怎么继续加速？

先说清楚，τ 到底是什么

τ是希腊字母tau，在这篇论文里可以理解成一个系统完成关键动作所需要的“特征时间”。

在晶体管层面，它可能是一次开关延迟；在电路层面，它可能是信号沿着一段互连线传播的时间；在芯片层面，它可能是一次计算、一次片上通信的延迟；而在AI数据中心，它可能是一条数据从一颗芯片到另一颗芯片、从一个机柜到另一个机柜所花的时间。

所以τ scaling不是单指某一种工艺，也不是单指3D堆叠。它是一种衡量方式：不管你改的是晶体管、电路、封装、内存、互联还是系统软件，最后都要问一句，它有没有让关键路径上的时间变短。

其实，摩尔定律真正给用户带来的，并不只是空间缩小，其根本上同样是时间缩短。

晶体管变小，开关速度变快，是时间缩短。

互联更密，信号走得更近，也是时间缩短。

集成度更高，数据少跨几个边界，还是时间缩短。

过去我们总是把芯片进步理解成“空间变小”。但最后落到用户和系统上，真正有价值的是“时间变短”。

τ scaling同样是把这个目标拿出来，放到更显眼的位置。

它不只问晶体管面积，而是问每一层的τ能不能下降：晶体管开关能不能更快，电路线长能不能更短，芯片里的计算和访存能不能更快，跨芯片、跨机柜、跨数据中心的通信能不能少一点等待。

这个思路的好处，是把工艺、封装、架构、互联、内存、系统软件放到了同一张桌子上。

过去，工艺工程师关心晶体管，电路设计师关心时序，架构师关心缓存和互联，系统工程师关心通信协议。大家各自优化，最后再看系统表现。但如果目标变成τ，大家讨论的问题就变成了这一层的改动，最后有没有让整个系统更快？

τ 是一种支持端到端堆栈协同优化的语言

这才是“韬定律”真正有意思的地方。它不是给华为芯片换一个新标签，而是给后摩尔时代找一个新的共同语言。

不换节点，也能继续前进

论文里最具体的案例，是移动SoC上的LogicFolding。这个可以理解为把原本铺在平面上的一部分电路，折到立体空间里。传统芯片设计，大多是在一个平面上放置逻辑单元，再通过上方金属层布线。问题是，线越长，寄生电阻和电容越大，信号就越慢。到了先进节点之后，很多时候限制速度的已经不是晶体管本身，而是线太长，数据走太慢。

LogicFolding的做法，是把数字、模拟、存储电路分布到垂直堆叠的有源层里，用超细间距混合键合连接。这样一来，关键路径上的信号不必在平面上绕远路，而可以在三维空间里走更短路径。

从数据上看，它说明芯片进步不一定只能靠更先进制程，也可以靠重新组织电路的空间结构，让时间变短。这对华为很有利，因为在先进制程受限的条件下，如果继续只比纳米数，华为没有多少主动权。但如果竞争进入3D集成、先进封装、存储靠近计算、互联路径缩短这些方向，华为就有机会把工程能力转化成另一种优势。

新技术不是先进制程的替代品

这里必须讲清楚一个问题，如果其他厂商同时拥有更先进制程，又拥有同样成熟的3D堆叠、先进封装、内存互联和系统协同能力，那么对手的绝对上限仍然更高。

这个问题，华为这篇论文没有完全解决，也不可能靠一篇论文解决。更先进的制程仍然重要，晶体管本身更小、更快、更省电，再叠加3D封装和系统级优化，优势当然会继续放大。不能因为有了“韬定律”，就说几纳米不重要了。相比之下，这篇论文更像是在说另一件事，那就是当先进制程收益变弱，或者无法持续获得最先进制程时，竞争不能只剩下一条路。

“韬定律”不是让华为绕过先进制程差距的万能钥匙。它更像是一套把战场拉宽的打法，通过把封装、互联、内存、系统协同都变成主战场，能确保华为至少不会被单一制程指标锁死。

如果把“韬定律”理解成“华为不需要先进制程了”，那就是过度解读。而如果把它理解成“华为试图在后摩尔时代重新定义一部分竞争规则”，就更接近论文真正的意思。先进制程仍然是高地，但高地旁边开始出现更多战场。华为想做的，是把这些战场连接起来。

AI 时代，真正贵的是数据搬运

论文第二个重点，是AI数据中心，这部分更能说明“韬定律”为什么不只是手机芯片理论。

手机SoC是单芯片、小功耗、手持设备。而AI集群是成百上千甚至上万颗芯片一起工作，规模可以从机柜延伸到整个数据中心。

但它们面对的问题有点像：时间到底浪费在哪里？

从论文中看，大型AI集群里，80%以上能耗消耗在数据移动，70%以上系统成本分配给数据存储。

华为给出的解决方案有三层。

第一层是Unified Bus。它想减少传统系统里PCIe、以太网、InfiniBand、软件远程内存访问等多层协议转换，让不同芯片之间以更接近内存语义的方式直接通信。论文声称，这可以把特定远程访问延迟从几十微秒级降到约100纳秒。

第二层是Hi-ONE光互联。当AI芯片之间的数据带宽进入Tb/s级别，铜缆会变得越来越笨重、耗电、难布线。Hi-ONE把光互联放到封装附近，单模块达到8Tb/s，减少芯片到光模块之间的SerDes距离，同时把板间或面板间光链路延伸到100米级。

第三层是3D Folding。论文讲了一个很关键的几何矛盾：在传统2.5D AI芯片里，计算能力按面积增长，也就是N；但内存带宽、I/O、电源通常沿芯片边缘扩展，只能按周长增长，也就是N。越往后，计算扩张得越快，边缘供给越跟不上。

3D Folding的方向，是把内存、光 I/O、电源这些原本挤在边缘的资源，搬到垂直表面上，让它们也按面积扩展。它不再把AI硬件看成单颗芯片，而是看成一个巨大的、多层的电子系统。芯片、内存、封装、光互联、机柜网络、软件协议，都要围绕减少τ这一目标来实现。

“韬定律”的优势，是把华为从被动坐标里拉出来

如果只用传统芯片叙事来看，芯片问题可以直接总结为“有没有最先进制程”、“能不能做到3nm、2nm”或是“和台积电、英伟达、苹果、AMD 差多少”等等。

但这套逻辑天然把华为放在追赶者的位置。

“韬定律”的价值，是华为试图提出另一套评价体系。在后摩尔时代，制程不再是唯一答案。封装、互联、内存、架构、系统协同，都会变得越来越重要。

如果你熟悉华为，就会发现它的优势在于全栈工程能力。它既做终端，也做芯片；既做通信，也做数据中心；既面对手机这种极致功耗约束，也面对AI集群这种极致互联约束。

“韬定律”把这些看似分散的能力串了起来。

手机芯片上，LogicFolding缩短关键路径；AI 集群里，Unified Bus减少协议转换；数据中心互联里，Hi-ONE降低长距离数据搬运成本；未来封装里，3D Folding让内存、I/O、电源和计算一起扩展。这些东西本来可以被看成不同技术项目，但τ scaling给它们套上了同一个框架，那就是让系统里的时间损耗变少。

后摩尔时代，芯片竞争不能只看谁的晶体管更小，还要看谁能把整个系统组织得更快。

写在最后

读完这篇论文，我觉得“韬定律”最重要的地方，不是它给华为芯片贴了一个新标签。

它真正重要的地方，是把大众熟悉的芯片叙事往前推了一步。